微电子所在新型硅基环栅纳米线MOS器件研究中取得进展
近日，中国科学院微电子研究所集成电路先导工艺研发中心在面向5纳米以下技术代的新型硅基环栅纳米线（Gate-all-around silicon nanowire，GAA SiNW）MOS器件的结构和制造方法研究中取得新进展。 5纳米以下集成电路技术中现有的FinFET器件结构面临诸多挑战。环栅纳米线器件由于具有更好的沟道静电完整性、漏电流控制和载流子一维弹道输运等优势，被认为是未来可能取代FinFET的关键架构之一。近年来，将理想环栅纳米线结构和主流FinFET工艺结合发展下一代集成技术已成为集成电路深入发展的研发关键热点之一。如图1所示，目前国际报道的基于主流高k金属栅FinFET制造工艺形成堆叠纳米线器件的研发有两种不同方案：堆叠纳米线（SNW，IMEC）和堆叠纳米片（Nanosheet，IBM）技术。上述方案都需要在普通硅衬底上外延生长高质量的多层GeSi/Si结构，并在高k金属栅取代栅工艺中选择腐蚀GeSi或Si，......阅读全文
微电子所在新型硅基环栅纳米线MOS器件研究中取得进展
近日，中国科学院微电子研究所集成电路先导工艺研发中心在面向5纳米以下技术代的新型硅基环栅纳米线（Gate-all-around silicon nanowire，GAA SiNW）MOS器件的结构和制造方法研究中取得新进展。 5纳米以下集成电路技术中现有的FinFET器件结构面临诸多挑战。环栅
微电子所在铁电垂直环栅纳米器件研究方面取得进展
铁电晶体管（FeFET）具有非易失性数据存储、纳秒级的编程/擦除速度、低功耗操作、超长的数据保存时间以及与CMOS工艺兼容等优点，被认为是未来非易失存储器应用的候选器件。在5nm技术节点以下，由于器件栅长（小于18纳米）和铁电薄膜厚度（大约10纳米）相近，基于FinFET和水平环栅晶体管（GAAFE
朱慧珑团队在铁电垂直环栅纳米器件研究获进展
铁电晶体管（FeFET）具有非易失性数据存储、纳秒级的编程/擦除速度、低功耗操作、超长的数据保存时间以及与CMOS工艺兼容等优点，被认为是未来非易失存储器应用的候选器件。在5nm技术节点以下，由于器件栅长（小于18纳米）和铁电薄膜厚度（大约10纳米）相近，基于FinFET和水平环栅晶体管（GAA
微电子所在铁电垂直环栅纳米器件研究方面取得进展
铁电晶体管（FeFET）具有非易失性数据存储、纳秒级的编程/擦除速度、低功耗操作、超长的数据保存时间以及与CMOS工艺兼容等优点，被认为是未来非易失存储器应用的候选器件。在5nm技术节点以下，由于器件栅长（小于18纳米）和铁电薄膜厚度（大约10纳米）相近，基于FinFET和水平环栅晶体管（GAA
我国科学家在新型垂直纳米环栅器件研究中取得进展
垂直纳米环栅晶体管是集成电路2纳米及以下技术代的主要候选器件，但其在提高器件性能和可制造性等方面面临着众多挑战。在2018年底举办的国际集成电路会议IEDM上，来自IMEC的Ryckaert博士将垂直纳米器件的栅极长度及沟道与栅极相对位置的控制列为关键挑战之一。 中国科学院微电子研究所先导中心
微电子所垂直纳米环栅器件研究获进展
与目前主流的FinFET器件相比，纳米环栅器件（GAA）在可微缩性、高性能和低功耗方面更具优势，被认为是下一代集成电路关键核心技术。其中，垂直纳米环栅器件（VGAA）由于在垂直方向上具有更多的集成自由度，可增加栅极和源漏的设计空间，减少器件所占面积，更易实现多层器件间的垂直堆叠并通过全新的布线方
MOS器件的发展与面临的挑战（一）
随着集成电路工艺制程技术的不断发展，为了提高集成电路的集成度，同时提升器件的工作速度和降低它的功耗，MOS器件的特征尺寸不断缩小，MOS器件面临一系列的挑战。例如短沟道效应（Short Channel Effect - SCE），热载流子注入效应（Hot Carrier Inject -
场效应晶体管的分类
场效应晶体管是依靠一块薄层半导体受横向电场影响而改变其电阻（简称场效应），使具有放大信号的功能。这薄层半导体的两端接两个电极称为源和漏。控制横向电场的电极称为栅。 根据栅的结构，场效应晶体管可以分为三种： ①结型场效应管(用PN结构成栅极)； ②MOS场效应管（用金属-氧化物－
解析：半导体nm制程指的是哪里？
半导体制程指的是MOS管实际制造结束时的栅级引线宽度，也就是栅级多晶硅的宽度。 当然，实际中源极和漏极会有少量延伸到栅级下面，所以源极和漏极的实际分隔距离小于栅级宽度。这个有效分开距离被称为有效沟道长度，对晶体管而言是最重要的参数。不过这个参数很难测量，所以一般直接用栅级引线宽度来
MOS器件的发展与面临的挑战（二）
1.8HKMG技术当MOS器件的特征尺寸不断缩小45nm及以下时，为了改善短沟道效应，沟道的掺杂浓度不断提高，为了调节阈值电压Vt，栅氧化层的厚度也不断减小到1nm。1nm厚度的SiON栅介质层已不再是理想的绝缘体，栅极与衬底之间将会出现明显的量子隧穿效应，衬底的电子以量子的形式穿过栅介质层进入栅，