失效分析论文：高速PCB阻抗一致性研究（一）

随着信号传输的高速化和高频化发展，对印制电路板的阻抗设计及控制精度要求日趋严格，以减少信号在传输过程中的反射、失真等，保持传输信号的完整性。PCB制作时由于图形分布均匀性、PP压合厚度均匀性、线宽均匀性及电镀均匀性等问题存在，会导致不同位置阻抗出现差异。本文通过在不同位置设计单端和差分阻抗线，综合分析图形分布、走线位置分布、铜厚等对阻抗一致性的影响，并对影响阻抗控制的关键因素进行分析，确定了影响阻抗一致性的主要因素及各因素作用强弱，可为PCB生产时提高PCB阻抗一致性提供参考和借鉴。

关键词：阻抗控制；阻抗一致性；介质层厚度；线宽；高速PCB

1 前言

近年来，随着电子技术的飞速发展，信号的上升沿时间越来越短，PCB信号传输频率和速度也不断提高［1］。同时，信号传输的高速化和高频化发展使得传输线效应日趋严重［2］，信号在传输过程中更容易出现串扰、反射等问题，为保持传输信号的完整性、降低传输损耗，要求PCB在设计、制造过程中提高阻抗控制精度，尽可能地保证阻抗匹配［3］。对于高频、高速电路，PCB阻抗控制精度一般控制在10％或7％，部分产品要求控制在5％范围。

在生产过程中，PCB阻抗控制不仅要管控同一传输线的阻抗值在范围内（同一传输线阻抗波动性），还需要保证整板不同传输线均满足控制要求（不同传输线阻抗一致性）。由于图形内真实走线是弯曲的、多样的，无法对每组传输线进行测试。对于有阻抗控制要求的PCB，目前常见的做法是在PCB的拼版板边或板中间位置设计阻抗测试条，这些测试条与PCB有相同的叠层、线宽／线距等，可通过检测测试条的阻抗快速、方便地判断PCB的阻抗控制情况。但是，由于电镀边缘效应、层压板边溢胶大及线路蚀刻均匀性等因素的影响，测试条与真实走线的阻抗存在一定的差异，使得测试条的阻抗结果无法有效代表走线的真实阻抗值。同时，板内图形走线位置是多变的，有些传输线靠近拼版边缘，有些位于拼版的中间位置，而层压流胶、电镀和蚀刻均匀性等会影响拼版不同位置的阻抗值。为实现高精度阻抗控制，提高拼版内不同传输线的阻抗一致性，降低阻抗测试条与拼版内线路的阻抗差异，必须了解影响阻抗一致性的因素，并针对性地进行优化改进。

本文通过试验设计，针对拼版内阻抗一致性（真实走线之间、真实走线与阻抗测试条之间）的影响因素进行分析探讨，量化分析了拼版不同位置处的介质层厚度（简称介厚）、介电常数、线宽、铜厚及阻焊层均匀性对阻抗的影响，得出各因素对板边测试条与板内图形阻抗差异的影响大小，并对差异的形成原因进行具体分析，可为高速PCB阻抗精度及阻抗一致性控制提供参考。

2 试验方法

2．1 材料与设备

材料：规格为106、1080、3313的半固化片及0．1 mm芯板

设备：安捷伦E5071C网络分析仪，金相显微镜

2．2 试验原理及方法

2．2．1 不同位置阻抗差异及影响因素分析

采用不同含胶量的半固化片进行压合，并在同一板面距板边不同位置处设计50 Ω单端线和100 Ω差分线。制作完成后采用网络分析仪测试拼版不同位置阻抗，切片分析拼版不同位置介厚、线宽、铜厚差异。

流程设计：开料→内层图形→压合→钻孔→沉铜→板镀→外层图形→图形电镀→外层蚀刻→阻焊→沉金→测试

2．2．2 半固化片含胶量对不同位置介厚、介电常数及阻抗的影响分析

分别采用3张106、2张1080．和2张3313半固化片与1oz铜箔进行压合，而后蚀去铜箔并测量不同位置介厚差异，并通过软件模拟计算：（1）拼版不同位置因介质层厚度差导致的阻抗差异；（2）流胶差异对介质层介电常数的影响及由此导致的阻抗差异。

2．2．3 残铜率差异对介厚控制及电镀的影响

拼版内层图形采用线宽为177．8 μm的线路，通过调节线路间距获得残铜率分别为0％－100％的模块（步长为10％），外层残铜率设计为20％、33％和50％。蚀刻后切片分析拼版不同位置处介厚、线宽和铜厚差异，并采用软件计算其对阻抗的影响。

流程设计：开料→内层图形→压合→板镀→外层干膜→图形电镀→外层蚀刻→测试