我国科学家在新型垂直纳米环栅器件研究中取得进展

　　垂直纳米环栅晶体管是集成电路2纳米及以下技术代的主要候选器件，但其在提高器件性能和可制造性等方面面临着众多挑战。在2018年底举办的国际集成电路会议IEDM上，来自IMEC的Ryckaert博士将垂直纳米器件的栅极长度及沟道与栅极相对位置的控制列为关键挑战之一。

　　中国科学院微电子研究所先导中心研究员朱慧珑及其课题组从2016年起针对相关基础器件和关键工艺开展了系统研究，提出并实现了世界上首个具有自对准栅极的叠层垂直纳米环栅晶体管（Vertical Sandwich Gate-All-Around FETs或VSAFETs），获得多项中、美发明ZL授权，研究成果近日发表在国际微电子器件领域期刊IEEE Electron Device Letters上（DOI: 10.1109/LED.2019.2954537）。

　　朱慧珑课题组系统地研发了一种原子层选择性刻蚀锗硅的方法，结合多层外延生长技术将此方法用于锗硅/硅超晶格叠层的选择性刻蚀，从而精确地控制纳米晶体管沟道尺寸和有效栅长；首次研发出了垂直纳米环栅晶体管的自对准高k金属栅后栅工艺；其集成工艺与主流先进CMOS制程兼容。课题组最终制造出了栅长60纳米、纳米片厚度20纳米的p型VSAFET。原型器件的SS、DIBL和电流开关比（Ion/Ioff）分别为86mV/dec、40mV和1.8×105。

　　该项目部分得到中科院集成电路创新研究院项目（Y7YC01X001）的资助。

　　左上：STEM顶视图，用原子层选择性刻蚀锗硅的方法制作的直径为10纳米的纳米线（左）和厚度为23纳米的纳米片（右）；右上：具有自对准高k金属栅的叠层垂直纳米环栅晶体管(VSAFETs)的TEM截面图（左）及HKMG局部放大图（右）；下：pVSAFETs器件的结构和I-V特性：器件结构示意图（左），转移特性曲线（中）和输出特性曲线（右）