WIKI资讯
WIKI资讯
让你评估高速串行信号的串扰，你会说它们的串扰在－40db以下，没什么影响。但是如果让你评估像DDR这种并行信号的串扰，你说DQ0和DQ1的串扰－30db，DQ1和DQ2的串扰－25db，DQ2和DQ3的串扰……你慢慢数，我先走了。根据以往的经验，今天大家都会怀着无比沉重的心情来到公司上班，高速先生也表示深深的理解哈，所以今天的文章是非常的简洁而形象的，以便满足大家今天不想多动脑的欲望。记得前几篇文章提到过人工智能的话题，我们就接着说一点技术上的东西哈。在人工智能迅速冒起的热潮中，作为核心算力的DDR模块无疑出了一次很大的风头。因为在追求超大算力的情况下，人们对DDR的容量和速率要求越来越高。我们高速先生接触的算力卡一块比一块小，但是板内的DDR模块却有越来越多的趋势，动不动就上4通道、8通道，甚至更多。而且在颗粒数量不断提高的同时，我们要求的速率基本也越来越高，基本都是2400Mbps起步，最高的有做过3200Mbps的。加上板......阅读全文
相邻的两根线会有3种传输的模式，分别是下面这样的：然后攻击信号达到接收端之后，他们的结果是这样的：这里回答你们可能想问的两个问题：1，为什么达到的时间会不一样？共模速度慢，差模速度快，静止排中间。因为在共模的影响下，两线之间的容性最弱；在差模的影响下，两线的容性最强，这时就好像差分线一样，两线互为参
如果数字逻辑电路的频率达到或者超过45MHZ～50MHZ，而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量（比如说1／3），通常就称为高频电路。高频电路设计是一个非常复杂的设计过程，其布线对整个设计至关重要！01多层板布线高频电路往往集成度较高，布线密度大，采用多层板既是布线所必
作为高速先生的宝藏话题，DDR的设计与仿真一直是我们关注的重点，上周五的文章介绍了DDR的发展历史、关键技术和JEDEC标准，本周继续对DDR设计及仿真分析的文章进行分类导读。01对于Layout工程师而言，最关心的莫过于DDR的设计要点。比如，在布局阶段，需要评估DDR走线拓扑对布局的影响
06集成电路块的电源引脚增加高频退藕电容每个集成电路块的电源引脚就近增一个高频退藕电容。增加电源引脚的高频退藕电容，可以有效地抑制电源引脚上的高频谐波形成干扰。07高频数字信号的地线和模拟信号地线做隔离模拟地线、数字地线等接往公共地线时要用高频扼流磁珠连接或者直接隔离并选择合适的地方单点互联
DDR布线在PCB设计中占有举足轻重的地位，设计成功的关键就是要保证系统有充足的时序裕量。要保证系统的时序，线长匹配又是一个重要的环节。我们来回顾一下，DDR布线，线长匹配的基本原则是：地址，控制/命令信号与时钟做等长。数据信号与DQS做等长。为啥要做等长？大家会说是要让同组信号同时到达接收