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图8显示了具有不同位线配置的NBL耦合电平，表明可配置金属电容器C1可以随位线长度调节，从而可以减轻具有不同位线长度的耦合NBL电平的变化。图8．具有不同位线配置的NBL耦合电平。写入辅助的第二种方法是降低单元VDD（LCV）。LCV的常规技术需要强偏置或有源分压器才能在写操作期间调整列式存储单元的电源电压，但是这些技术在整个工作时间内会消耗大量的有功功率。脉冲下拉（PP，Pluse Pull－down）和电荷共享（CS，Charge Sharing）技术是两种替代解决方案，但PP难以精确计时。因此，如图9所示，台积电提出了使用阵列顶部的金属线作为电荷共享电容器来实现CS方案。图9．使用SRAM阵列顶部的CS金属走线实现LCV的电荷共享，以实现写辅助。......阅读全文
长期以来，技术领先一直是台积电成功的关键。台积电5nm工艺拥有世界上最小的SRAM单元（0．021平方微米），除开创性的器件工艺，例如高迁移率沟道（HMC），极紫外（EUV）图形化的应用外（可在此高级节点上实现更高的良率和更短的生产周期），他们还持续精进其写入辅助（write assist）电路
在今天的 IEEE 国际电子器件大会（IEDM 2019）上，台积电概述了其在 5nm 工艺上取得的初步成果。目前，该公司正在向客户提供基于 N7 和 N7P 工艺的产品。但在向 5nm 进发的时候，两者贾昂共享一些设计规则。据悉，与 7nm 衍生工艺相比，N5 新工艺将增加完整的节点，并在
半导体代工厂格芯（GlobalFoundries，GF）8 月 26 日在美国和德国提出多起诉讼，指控台积电（TSMC）使用的半导体技术侵犯了 16 项 GF 的专利，并希望美国贸易主管部门发布进口禁令，以停止台积电“侵权”生产的产品进口，并寻求获得“实质性”损害赔偿。台积电否认侵权，并称将积极
美国当地时间5月15日，美国商务部发布两则针对华为的消息：其一，延长华为临时许可90天。其二，计划升级对华为的管制措施，国外公司只要用美国技术、软件、设备等给华为生产芯片也将受到管制，需先得到美国批准。 就在此次美国推出限制升级之前，5月15日，台积电在官网正式宣布，在美国联邦政府及美国亚利桑
美国当地时间5月15日，美国商务部发布两则针对华为的消息：其一，延长华为临时许可90天。其二，计划升级对华为的管制措施，国外公司只要用美国技术、软件、设备等给华为生产芯片也将受到管制，需先得到美国批准。 就在此次美国推出限制升级之前，5月15日，台积电在官网正式宣布，在美国联邦政府及美国亚利桑
14张图看懂半导体工艺演进对DRAM、逻辑器件、NAND三大尖端产品的影响近期笔者在清洗业务研讨会上发表了演讲。我不是一名清洗工艺专家，在演讲中介绍更多的是制造工艺的发展趋势及其对清洗的影响。我将在这篇文章中分享并进一步讨论那次演讲的内容，主要围绕DRAM、逻辑器件和NAND这三大尖端产品。DRAM
Logic对于3D NAND“节点”，可以轻松地根据物理层数进行定义，对于DRAM节点一般采用有源区的半节距，而逻辑节点几乎是公司营销人员称之为多少就是多少。由于FinFET是3D结构，因此某些人认为当前的FinFET前沿工艺是3D，但在本次讨论中，我们认为3D是指器件堆叠，即允许堆叠多个有源层以创
高迁移率通道通过约18％的驱动电流增益提高了5nm工艺的性能，如图12所示。该技术已在IEDM 2019上进行了详细描述。图12．高迁移率沟道（HMC）性能提升约18％。这种性能提升的例子是用于L1高速缓存应用的高速SRAM阵列在0．85V电压下达到了4．1GHz，如图13 的shmoo图所示。图1
在信息产业领域如果还有一个公司能够完全体现“向死而生”的涵义，那就是 AMD。从我 20 年前开始玩儿装机开始，AMD 似乎永远都是被行业巨擘英特尔打得俯首称臣的角色。当然，在 20 年前 AMD 还有另一家 CYRIX 作为最惨的垫背，但这个“倒数第一”转学之后，AMD 就显得更可怜了——
摩尔定律已经成为一个大问题，在目前的技术框架下，计算机的性能极限已经难以得到很大提升。尽管台积电已经实现了7nm芯片制造工艺，未来的5nm和2nm工厂也进入了紧张的设计施工阶段，但依然令不少技术人员感到担忧。最重要的一个原因就是，当芯片工艺接近物理极限时，CPU的性能也就到达瓶颈状态。引入新科技
通常情况下，芯片制造商会首先咋移动处理器上小试牛刀，以分摊新工艺的高昂成本吗，比如基于 7nm EUV 的麒麟 990 5G SoC（面积接近 110 平方毫米）。尽管 AMD Zen 2 芯片看起来很大，但并非所有组件都采用 EUV 工艺生产。不过展望未来，它也更适合迁