先进的半导体工艺：FinFET简介
FinFET简介 FinFET称为鳍式场效晶体管(FinField-EffectTransistor；FinFET)是一种新的互补式金氧半导体(CMOS)晶体管。闸长已可小于25奈米。该项技术的发明人是加州大学伯克利分校的胡正明教授。Fin是鱼鳍的意思，FinFET命名根据晶体管的形状与鱼鳍的相似性。 发明人 该项技术的发明人是加州大学伯克利分校的胡正明（ChenmingHu）教授[1]。胡正明教授1968年在台湾国立大学获电子工程学士学位，1970年和1973年在伯克利大学获得电子工程与计算机科学硕士和博士学位。现为美国工程院院士。2000年凭借FinFET获得美国国防部高级研究项目局最杰出技术成就奖（DARPAMostOutstandingTechnicalAccomplishmentAward）。他研究的BSIM模型已成为晶体管模型的唯一国际标准，培养了100多名学生，许多学生已经成为这个领域的大牛，曾获......阅读全文
后FinFET时代的技术演进（一）
FinFET晶体管架构是当今半导体行业的主力军。但是，随着器件的持续微缩，短沟道效应迫使业界引入新的晶体管架构。在本文中，IMEC的3D混合微缩项目总监Julien Ryckaert勾勒出了向2nm及以下技术节点发展的演进之路。在这条令人振奋的道路上，他介绍了Nanosheet晶体管，For
后FinFET时代的技术演进（二）
需要微缩助推器在6T和5T的低单元高度下，向Nanosheet器件的迁移变得最佳，因为在这种情况下，fin的减少会降低传统基于FinFET的单元中的驱动电流。但是，如果不引入结构化微缩助推器（如埋入式电源轨和环绕式接触），就无法将单元高度从6T减小到5T。电源轨为芯片的不同组件提供电源，并且一般由B
后FinFET时代的技术演进（三）
Forksheet：性能和面积的改进IMEC的研究人员最近使用TCAD仿真来量化Forksheet架构的预期PPA潜力。所研究的器件针对IMEC的2nm技术节点，采用42nm的接触栅节距和16nm的金属间距的5T标准单元库。拟议的设计包括一些微缩助推器，例如埋入式电源轨和环绕接触。与Nano
先进的半导体工艺：FinFET简介
FinFET简介 FinFET称为鳍式场效晶体管(FinField-EffectTransistor；FinFET)是一种新的互补式金氧半导体(CMOS)晶体管。闸长已可小于25奈米。该项技术的发明人是加州大学伯克利分校的胡正明教授。Fin是鱼鳍的意思，FinFET命名根据晶体管的形状
芯片毁于噪声：FinFET使噪声效应叠加
FinFET技术已经成为工艺尺寸继续减小的主要动力。“在可预见的未来，极低的工作电压与漏电流使得FinFET工艺成为CMOS工艺的标准架构，” ANSYS应用工程高级总监Arvind Shanmugavel说道，“但上述优点是有代价的—电源噪声问题变得突出。一方面，10纳米或7纳米的FinF
FinFET凭什么应用于新一代ASIC矿机芯片？
中本聪打造比特币的时候，设计的是使用电脑（包括家用电脑）来挖矿，主要依靠CPU去计算。但是随着比特币等数字货币的价值越来越高，挖矿成为了一个产业，竞争越来越激烈，挖矿难度也不断提升，于是逐渐转移到硬件比拼上来。如2018年7月31日，Innosilicon突然宣布其比特币矿机Terminator系列
中科院微电子所研制高性能的负电容FinFET器件
近日，中国科学院微电子研究所集成电路先导工艺研发中心，面向5纳米及以下节点高性能和低功耗晶体管性能需求，基于主流后高K金属栅（HKMG-last）三维FinFET器件集成技术，成功研制出高性能的负电容FinFET器件。 现有硅基晶体管受玻尔兹曼热力学限制，室温下亚阈值摆幅SS≥60mV/dec
微电子所在阻变存储器与铁电FinFET研究中取得进展
近日，2018国际电子器件大会（IEDM）在美国旧金山召开。会上，中国科学院院士、中国科学院微电子研究所研究员刘明团队展示了28纳米嵌入式阻变存储器可靠性优化以及基于HfZrO铁电FinFET器件的最新研究成果。 对于新型存储器RRAM，初始电形成过程会增加电路设计复杂度，带来可靠性问题，一直
除了低功耗与低成本－FDSOI还有什么优势？（二）
沈磊表示，与FinFET工艺相比，FD-SOI工艺所需掩膜版更少，费用更节省，出片也更快。设计方案从体硅工艺迁移也更简便快捷。 IBS 首席执行官Handel Jones则比较了16/14纳米FinFET与14纳米FD SOI的晶圆成本与单位晶体管成本，根据他的计算，14纳米FD-SO
MOS器件的发展与面临的挑战（二）
1.8HKMG技术当MOS器件的特征尺寸不断缩小45nm及以下时，为了改善短沟道效应，沟道的掺杂浓度不断提高，为了调节阈值电压Vt，栅氧化层的厚度也不断减小到1nm。1nm厚度的SiON栅介质层已不再是理想的绝缘体，栅极与衬底之间将会出现明显的量子隧穿效应，衬底的电子以量子的形式穿过栅介质层进入栅，
美研制出迄今最小三维晶体管－效率更高－尺寸仅2.5纳米
美国研究人员研制出一种新的三维晶体管，尺寸不到当今最小商业晶体管的一半。他们为此开发了一种新颖的微加工技术，可以逐个原子地修改半导体材料。 为了跟上“摩尔定律”的步伐，研究人员一直在寻找将尽可能多的晶体管塞入微芯片的方法。最新的趋势是垂直竖立的鳍式三维晶体管，其尺寸约为7纳米，比人类头发还要薄
如何利用参考设计解决TypeC开发过程中的疑难杂症？2
“多年以后我们写半导体发展史的话，28纳米节点一定是浓墨重彩的一笔，它背后有很多的故事。”在2016 FD-SOI论坛上，复旦微电子总工程师沈磊如是说。的确，28纳米以后逻辑工艺开始分岔：立体工艺FinFET由于获得英特尔与台积电的主推成为主流，14/16纳米都已量产，10纳米工艺也
除了低功耗与低成本－FDSOI还有什么优势？（一）
“多年以后我们写半导体发展史的话，28纳米节点一定是浓墨重彩的一笔，它背后有很多的故事。”在2016 FD-SOI论坛上，复旦微电子总工程师沈磊如是说。的确，28纳米以后逻辑工艺开始分岔：立体工艺FinFET由于获得英特尔与台积电的主推成为主流，14/16纳米都已量产，10纳米工艺也
漫谈半导体工艺节点（二）
可能的选择 短期内，芯片制造商们明确地会在FinFet和二维的FD-SOI技术上将节点推进到10nm。到了7nm之后，沟道上的的“门”就会上去控制，这就亟待一种全新的晶体管架构。 7nm上的一个领先竞争者就是高电子迁移率的FinFet，也就是在沟道上使用III-V 材料的FinFet
追踪技术发展的利器——ZL（一）
我们生活在一个信息爆炸的时代。遍及世界各地的思想交流非常广泛，每天都会涌现出新的创新产品。因此，在这个时代，更需要了解竞争情报。当今的公司对竞争对手研发实验室中酝酿的内容以及预测市场上将出现什么新颖的应用颇感兴趣，以便确定最佳的反击行动计划。此外，具有创新思想的新参与者正在迅速崛起，其部分原因是过去
微电子所在新型硅基环栅纳米线MOS器件研究中取得进展
近日，中国科学院微电子研究所集成电路先导工艺研发中心在面向5纳米以下技术代的新型硅基环栅纳米线（Gate-all-around silicon nanowire，GAA SiNW）MOS器件的结构和制造方法研究中取得新进展。 5纳米以下集成电路技术中现有的FinFET器件结构面临诸多挑战。环栅
半导体的3D时代（四）
图9显示了基于前面提到的NAND ／D触发器加权度量的每平方毫米晶体管的逻辑密度。图9．逻辑密度趋势。此图表上绘制了六种类型的制程。直到2014年左右，平面晶体管还是主要的前沿逻辑工艺，其密度每年提高1．33倍，FinFET接管了前沿技术，密度每年提高1．29倍。与FinFET并行，我们已经看到了F
微电子所发明ZL荣获“中国ZL优秀奖”
近日，国家知识产权局印发《关于第十七届中国ZL奖授奖的决定》（国知发管字〔2015〕67号），中国科学院微电子研究所集成电路先导工艺研发中心研究员朱慧珑的中国发明ZL“半导体器件及其制造方法”（ZL号：ZL 200910235339.9）荣获“中国ZL优秀奖”。 “半导体器件及其制造方法”提
全球首个单原子层沟道的鳍式场效应晶体管问世
中科院金属研究所沈阳材料科学国家研究中心与国内外多家单位合作，首次演示了可阵列化、垂直单原子层沟道的鳍式场效应晶体管，相关成果于3月5日在《自然—通讯》在线发表。 过去几十年来，微电子技术产业沿摩尔定律取得了突飞猛进的发展，按照摩尔定律的预测，集成电路可容纳晶体管数目大约每两年增加一倍。为了避
一篇文章说清半导体制程发展史（四）
有朋友补充说，这种金属是钨，我查阅到资料也提到是钨；钨本身也用在后端的via中； 但是在这个问题上我有些保留，主要原因是4点：第一， 我自己上课的时候，有多位教授都明确提到过，关于这个metal gate的资料外界知之甚少，至少他们自己不知道，或因为某种原因而不愿意说；第二，从原理上说，对于
漫谈半导体工艺节点（三）
Brand指出，环形栅极场效应管并没有想象中那么不稳定，它其实非常实用，你甚至可以把它当做FinFET的改良版。实际上它只是在沟道上增加了几个面。Brand不确定环形栅极场效应管是否能在7nm实现，或者在5nm实现，这一切都取决于业界的进展。更决定于公司在降低栅极长度上是否足够激进。
半导体的3D时代（六）
图15展示了DRAM单位比特成本趋势。图15． DRAM单位比特成本趋势。图15是基于战略成本和价格模型中的晶圆成本估算值与图14中的单位比特密度相结合得出的。所有晶圆厂都是新建工厂，每月产能为75，000片晶圆，因为这是2020年DRAM晶圆厂的平均产能。这里假设的公司与国家对应关系是，美光－日本
先进CMOS工艺一览（一）
2020年6月15日至18日（美国时间，第二天为日本时间）举行了“ 2020年技术与电路专题讨论会（VLSI 2020年专题讨论会）”，但实际上所有的讲座录了视频，并可付费观看至2020年8月底。如果像过去那样在酒店场所召开会议，则您只能参加众多平行会议中的一个会议。但是以视频点播形式，您可
芯片毁于噪声：环境噪声
上次说到FinFET噪声，这次来聊一聊环境噪声。与环境相关的噪声源于附近数字电路的开关或电源电压的波动（由于耗电大的器件动作可引起电源波动）。 “新技术发展使得晶体管集成密度不断提高，通信速率亦不断提高，环境噪声也相应增大了。” Synopsys的Brain Chen说道，“设
漫谈半导体工艺节点（一）
近来，GlobalFoundries宣布将会推进7nm FinFET工艺，引发了行业对工艺节点、光刻等技术的探讨。本文是来自SemiEngineering 2014年的一篇报道，带领大家了解7nm工艺及以后的半导体业界的发展方向。（由于推测是2014年的，事实上可能有点过时，希望
半导体的3D时代（三）
Logic对于3D NAND“节点”，可以轻松地根据物理层数进行定义，对于DRAM节点一般采用有源区的半节距，而逻辑节点几乎是公司营销人员称之为多少就是多少。由于FinFET是3D结构，因此某些人认为当前的FinFET前沿工艺是3D，但在本次讨论中，我们认为3D是指器件堆叠，即允许堆叠多个有源层以创
IBM宣布用最新工艺制造5纳米芯片
IBM日前在日本京都宣布，该公司研究团队在晶体管的制造上取得了巨大的突破——在一个指甲大小的芯片上，从集成200亿个7纳米晶体管飞跃到了300亿个5纳米晶体管。据美国电气和电子工程师协会（IEEE）《光谱》杂志6日报道，这一出色表现有望挽救濒临极限的摩尔定律，使电子元件继续朝着更小、更经济的方向
一篇文章说清半导体制程发展史（五）
14nm 继续FinFET。下面是英特尔的14nm晶体管的SEM横截面图，大家感受一下，fin的宽度平均只有9nm。当然，在所有后代的技术节点中，前代的技术也是继续整合采用的。所以现在，在业界和研究界，一般听到的晶体管，都被称作high-k/metal gate Ge-strained 14
2019－IEDM：IBM和Leti（一）
IBM和Leti在今年IEDM上分别发表了若干篇论文，其中包括一篇合作的Nanosheet论文。我有机会采访到与IBM高级逻辑与内存技术总监卜惠明和IBM高级工程师Veeraraghavan Basker，之后又分别采访了Leti advanced CMOS实验室负责人Francois Andr
芯片热效应成半导体与系统设计一大挑战－IoT让问题更...
芯片热效应成半导体与系统设计一大挑战 IoT让问题更复杂 随着汽车、太空、医学与工业等产业开始采用复杂芯片，加上电路板或系统单芯片(SoC)为了符合市场需求而加入更多功能，让芯片热效应已成为半导体与系统设计时的一大问题。 据SemiconductorEngineering报导，DfRSo